메타 스터디 그룹

[CA/OS 목차]

개념 : 입출력 시간의 개선을 위한

• CPU가 주변장치를 제어하고 데이터를 처리하기 위해 입출력제어

필요성

- 데이터 처리에서 입출력은 반드시 필요하지만 중앙처리장치에 비해 많은 시간적 차이 있으며 또한 입출력 장치는 자율적으로 동작하므로 중앙처리장치에서처럼 동기화시켜 일률적 제어할 수 없음

- 입출력동작시간은 전체데이터처리시간에 비해 큰비중을 차지하기 때문에 입출력장치가 효율적으로 동작할수 있도록 제어하는 것이 매우 중요

입출력 제어방식 유형

• CPU 와 주변 장치의 처리 속도 차이로 인해, 주변장치와 시스템 특성에 따른 적절한 입출력 방식 필요

• I/O제어방식 중 DMA방식과 채널 제어방식이 대표적임

프로그램 입출력(PIO, Programmed I/O)

• 입출력 동작의 모든 과정을 CPU가 통제하고 개입하는 가장 단순한 방식

인터럽트 구동 입출력(Interrupt driven I/O)

• CPU는 I/O 모듈에 입출력 명령을 보낸 후, 입출력장치가 입출력 준비를 할 때까지 신경쓰지 않고 다른 작업을 수행
• 입출력 장치가 입출력 준비를 하게 되면 I/O 모듈이 인터럽트를 요청
• 인터럽트가 발생하면 CPU는 수행하던 작업을 멈추고 데이터 전송에 개입

(1) 데이지 체인(Daisy Chain)

• CPU는 인터럽트 요청(INTR)에 대한 응답으로 인터럽트 승인(INTACK) 신호 전송
• INTA 출력선을 I/O 제어기들에 직렬로 접속하는 방식

(2) 다중 인터럽트

• 각 I/O 제어기와 CPU 사이에 별도의 인터럽트 요구(INTR)선과 인터럽트 확인(INTA) 선을 접속하여 장치별 인터럽트 처리

(3) 소프트웨어 폴링(Polling)

• CPU가 모든 I/O 제어기들에 접속된 TEST I/O 선을 이용하여 인터럽트를 요구한 장치를 검사하는 방식

직접 메모리 접근(DMA, Direct Memory Access)

• CPU의 개입 없이, 기억장치와 입출력 모듈 간의 데이터 전송을 별도의 하드웨어인 DMA 제어기가 처리

• DMA 제어기가 버스 제어권을 획득하여 중앙처리장치의 개입 없이 주변장치와 메모리간 직접 데이터를 전송하는
  입출력 제어 방식

채널 제어방식

• 여러 주변장치가 연결되어 있는 채널제어기에 입출력 명령을 전달하여 CPU 의 개입없이 입출력을 수행하는 방식

[CA/OS 목차]

1. 메커니즘 일치화, 입출력  인터페이스의 개념

• 시스템 내부 저장소와 외부 I/O 장치 간에 데이터를 송수신 하기위해 데이터의 상호운용성을 제공하는 일치화 기술

2. 입출력 인터페이스 구성 및 기능

1) 입출력 인터페이스 구성

2) 입출력 인터페이스 기능

3. 입출력 인터이스와 시스템 내부버스 비교

[CA/OS 목차]

1. 최적의 시스템 성능 효율을 위한 주기억장치 메모리 관리 기법 개요

 가. 기억장치 관리 기법의 개념

  - 다중 프로그래밍 시스템에서 운영체제에 의해 동적으로 메모리의 사용자 영역을 여러 프로세스가 상주할 수 있도록 세분화 하는 기법

  - 한정적인 메모리의 용량을 여러 응요 프로그램의 사용을 위해 효율적인 메모리 관리 기법 필요

 나. 기억장치 관리 기법의 유형

 -  기억 장치 구성 정책 결정된 상태에서 시스템 성능을 최대 높이기 위해 반입,배치,교체,할당 기법 결정 필요함.

2. 기억장치 관리 기법 설명

 가. 반입 기법과 배치 기법 설명

나. 교체 기법과 할당 기법 설명

3. 단편화(Fragmentation)

 - 주기억 장치 상에서 프로그램에 의해 사용되지 못하고 낭비되는 부분적인 기억 공간을 의미

 가. 단편화 개념 및 종류 설명

나. 단편화 해결 기법

4. FIFO ANOMALY(Belady's Anomaly)

 가. FIFO Anomaly 정의

 - 페이지 교체 알고리즘 중의 하나인 FIFO(First In First Out)에서, 페이지 프레임의 개수를 늘렸는데도 불구하고 Page Fault 발생이 오히려 증가하는 현상

- 프레임수가 3개일 경우, 9번의 페이지 부재 발생하지만 프레임수를 4개로 증가 시켰을 때 오히려 페이지 부재가 10회 증가됨.

 나. FIFO Anomaly 해결 방법

5. Second Chance Replacement

  - FIFO의 잦은 페이지 교체의 단점을 방지 위해 참조비트를 두어 1일 경우 0으로 지정한 후 FIFO 리스트의 마지막으로 피드백 시켜 다음 순서를 기다리게 하는 알고리즘

-끝-

[CA/OS 목차]

1. 페이징기법

- 고정분할 방식을 이용한 가상메모리 관리 기법으로, 물리 주소 공간을 같은 크기로 나누어 사용

- 책 한쪽 한쪽의 크기가 모두 동일하다는 의미에서 페이지라는 명칭 사용

- 가상주소에서의 페이지와 구분을 하기 위해 물리주소에서는 프레임이란 명칭 사용

- 가상주소의 페이지가 물리주소의 어디에 위치해 있는지를 매핑한 테이블, 페이지(매핑)테이블

- 페이지테이블 매핑 방식

 1) 직접매핑 : 모든 페이지 테이블을 물리 메모리에 가지고 있는 방식

 2) 연관매핑 : 전체 페이지 테이블을 스왑영역에 두고 페이지 테이블의 일부를 물리 메모리에 가져오는 방식

   - 일부 테이블을 변환색인버퍼(TLB) 또는 연관레지스터라 함

 3) 집합-연관매핑 : 

 4) 역매핑 : 

2. 세그먼테이션 기법

- 가변분할 방식을 이용한 가상 메모리 관리기법으로, 물리 메모리를 프로세스의 크기에 따라 가변적으로 나누어 사용

- 세그먼트가 자신에게 주어진 메모리 영역을 넘지않기 위해 Size 대신 Limit이란 용어를 사용

3. 세그먼테이션-페이징 혼용 기법

- 페이지로 분할된 가상주소 공간에서 서로 관련 있는 영역을 하나의 세그먼트로 묶어 세그먼테이션 테이블로 관리하고, 각 세그먼트를 구성하는 페이지를 해당 페이지 테이블로 관리하는 방식

[CA/OS 목차]

1. 버스 병목현상 제거된 두뇌 모방 컴퓨팅칩, 뉴로모픽 반도체(Neuromorphic chip) 개요

• 다수 저전력 코어를 뉴런-시냅스 구조로 구성, 대규모 병렬 처리와 연산, 추론 및 인식에 강점 가진 시스템 반도체
• 특징) 메모리 병목 해결, 저전력 다수 코어, 대규모 병렬 처리

2. 뉴로모픽 칩의 구조원리 및 적용기술 

1). 뉴로모픽 칩의 구조 원리

  ‒ 주로 병렬로 다양한 입출력을 동시에 데이터 처리하는 방식

2). 뉴로모픽 칩의 적용 기술

‒ Synactic core는 학습을 통해 synapse cross를 활성과 비활성 시켜, spike 전달 여부를 결정

3. 뉴로모픽 칩과 기존 반도체 비교  

- 뉴로모픽 칩을 이용한 뉴로모픽 컴퓨팅 시스템으로 대규모 병렬 처리

참고1) 폰노이만 병목현상이란?

  1). 폰노이먼 구조 : 프로그램과 데이터영역 , 물리적 구분 없기 때문에 명령어+데이터가 같은 메모리, 버스 사용, 즉 CPU는 명령어, 데이터 동시 접근 불가한 아키텍쳐 CPU는 메모리로부터 명령어 fetch(인출) -> decode(해석) -> excute(실행) -> store(저장) 순,  폰노이먼은 내장 메모리 순차 처리 방식이라고도 함.

   2). 폰노이먼 병목 현상 : 뇌(CPU)에서 연산 속도 빠름, memory에서 데이터를 불러오는 속도 느리면 전체적 속도 느려짐. 즉, 계산속도는 기억장치에 영향 받음, 기억장치의 속도가 전체 시스템의 성능 저하 야기 

   3). 극복방안 : 하버드 구조(명령어, 데이터 버스 구분)->이것도 폰노이먼 구조기반으로 만들어져 근본 원인 해결은 아님, 대칭형 다중처리(SMP), 대규모 병렬컴퓨터(MPP) -> 병렬처리방식(하나의 프로그램 여러개 프로세서로 분담 동시 처리(속도는 빠라지고, 효율성)

참고2) 저전력 반도체 기술

    1). 반도체공정기술 : 미세해질수록(나노공정) 일정 면적에 반도체칩 더 많은 트랜지스터(transistor)를 담을 수 있음 

       칩에 더 많은 기능 장착 가능,

      크기 작아지면 짧아진 선로(interconnect) 길이로 인한 속도 증가.

       반도체 구동 위한 공급전압(supply voltage) 줄일 수 있음. -> 즉, "칩의 소비전력 줄임"

       물론) 단위 면적단 전력 전력 밀도가 높아짐->좁은면적에서 많은 열 발생, 열방출도 쉽지 않음

    2). 반도체 설계 시 저전력 설계 방법 채택 : 설계 시, Gate수 고려, 칩 동작온도 고려[millitary(-55~125), AECQ100-1 (-40~125), Industrial(-40~85), Commercial(0~70)]

    3). 반도체칩 기능 제한(Spec)